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長船 🗨️🐲@s_osafune

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2021年03月31日(水)6 tweetssource

3月31日

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長船 🗨️🐲@s_osafune

んー。「指定の数値の範囲を表現するのに必要なレジスタ幅」を生成するの、VHDLだとinteger range <n> to <m>でいいけどVerilogだとどう表記するのがいいのかね

posted at 23:08:49

2021年03月30日(火)17 tweetssource

3月30日

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@xeye_ よく考えて下さい。1GHz超えのVCOで5出力で32ステップダイナミックフェーズシフトついててLVDS出力に対応してておまけに16kバイトのFlashと2kLEが載ってて500円以下ですよ?

posted at 00:04:16

3月30日

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I/Oやペリフェラルのレイヤーがどう動くのか知ってることは重要だけど、別にレジスタ直叩きするのが重要なワケではない。ハードウェアなんぞは抽象化できた方がいいに決まっている

posted at 02:46:22

3月30日

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いっぺんmainの頭からいきなりアドレス直打ちでレジスタ設定がずらずら書かれたHEW仕草爆裂のH8コードのお守りしてみろよ。Arduinoがどれほど文明的か身に浸みてわかるで

posted at 02:49:21

3月30日

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@ciniml そこらへんちゃんと整備されたの21世紀になってからなんですよ。H8全盛期の90年代はまだ純正ツールの無償提供なんかなくて、野良コンパイラが横行してた時期。

posted at 03:00:45

3月30日

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@ciniml IDEと正規チュートリアルから入ると良いんですけど、矯正無しで90年代スタイルでやるヒトタチがゼロ年代後半頃まで残ってたので、そういうソースが残ってるわけですな。

posted at 03:12:25

3月30日

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とりあえず作り捨てのつもりで実装してたストリームプロトコルが、いろいろやってたら結局AvalonST Byte to Packetと同じになってしまい、こんなことなら面倒臭がらずに最初からAvSTにしとけばよかった

posted at 21:44:20

2021年03月29日(月)9 tweetssource

3月29日

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西日本民の田舎のイメージは山間部の小さな町か山が迫った漁港だと思っている。平らな田舎ってどうにもイメージできないんよね

posted at 20:29:09

2021年03月28日(日)17 tweetssource

3月28日

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どっちかというとインテルのCore iロジックエミュレータ用のFPGAクラスタがまだXilinx使ってるのかStratixに置き換わったのかが気になる

posted at 19:46:53

3月28日

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@ciniml 2015年頃の研究段階ではStratixでリング接続のサーバー作ったという記事を見た覚えがありますが、実際のサービスインではXilinx使ったとか見たような‥‥

posted at 22:30:48

3月28日

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@ciniml CatapultプロジェクトがArria10、BrainwaveプロジェクトがStratix10を使ってたみたいですね。AzureサーバーがArria10を使ってるのは確実ですがIntel PACじゃなくてオリジナルっぽい‥‥?

posted at 22:48:45

3月28日

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@ciniml ボード写真でてるのもありますね www.ebay.com/itm/HP-861309-

posted at 23:09:05

2021年03月27日(土)9 tweetssource

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