ジムニーの缶
posted at 18:24:38
Stats | Twitter歴 5,557日(2009/01/11より) |
ツイート数 152,263(27.4件/日) |
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ジムニーの缶
posted at 18:24:38
明日は3月32日ですよ
posted at 21:35:45
スポーツ嫌いを減らすよりも数学嫌いを減らす方が国の役に立つんじゃないかね
posted at 22:13:47
んー。「指定の数値の範囲を表現するのに必要なレジスタ幅」を生成するの、VHDLだとinteger range <n> to <m>でいいけどVerilogだとどう表記するのがいいのかね
posted at 23:08:49
@nejineji_net 音声認識オシロ使ってみたけど今ひとつだったわ。使い方を選ぶ感じ
posted at 23:25:00
愛玉ゼリーたべたい
posted at 23:29:25
@xeye_ よく考えて下さい。1GHz超えのVCOで5出力で32ステップダイナミックフェーズシフトついててLVDS出力に対応してておまけに16kバイトのFlashと2kLEが載ってて500円以下ですよ?
posted at 00:04:16
@1_83m この奥に秘湯があって和歌詠むんでしょ知ってる
posted at 00:07:16
@ciniml DVIでどんだけ苦労したか‥‥
posted at 00:08:26
AvalonSTのデザインパターンも固めていかないと。まだ書く度にゆらぎが大きい
posted at 00:29:49
I/Oやペリフェラルのレイヤーがどう動くのか知ってることは重要だけど、別にレジスタ直叩きするのが重要なワケではない。ハードウェアなんぞは抽象化できた方がいいに決まっている
posted at 02:46:22
いっぺんmainの頭からいきなりアドレス直打ちでレジスタ設定がずらずら書かれたHEW仕草爆裂のH8コードのお守りしてみろよ。Arduinoがどれほど文明的か身に浸みてわかるで
posted at 02:49:21
@ciniml 構造体定義みたいなゆるふわルールを全員が守るわけないじゃない。
posted at 02:53:27
@ciniml そこらへんちゃんと整備されたの21世紀になってからなんですよ。H8全盛期の90年代はまだ純正ツールの無償提供なんかなくて、野良コンパイラが横行してた時期。
posted at 03:00:45
@ciniml IDEと正規チュートリアルから入ると良いんですけど、矯正無しで90年代スタイルでやるヒトタチがゼロ年代後半頃まで残ってたので、そういうソースが残ってるわけですな。
posted at 03:12:25
Microchip(旧Microsemi(旧Actel))のFPGAも調査しておくか‥‥
posted at 18:20:03
Radiantのメモリマクロ推測がなんかおかしい気がする
posted at 19:00:45
すたば https://pic.twitter.com/dCmaFWZCQw
posted at 19:43:55
オシロアームいいなあ
posted at 19:53:17
来月以降のお仕事をなんとかしないと
posted at 20:14:59
@xeye_ IMX?
posted at 20:17:31
とりあえず作り捨てのつもりで実装してたストリームプロトコルが、いろいろやってたら結局AvalonST Byte to Packetと同じになってしまい、こんなことなら面倒臭がらずに最初からAvSTにしとけばよかった
posted at 21:44:20
ツシマ映画化?ウヒョー
posted at 21:56:35
@xeye_ 二次元配列の任意位置からフィルターがかけられるならバッチ分割は完全に不要な処理だとおもう
posted at 00:36:06
@xeye_ GPUみたいな並列フィルター群に突っ込むための粗結合化処理だと思う
posted at 01:12:04
@kunukunu 普段
posted at 03:45:47
@shapoco 全部入りSoCのAST2500の基板を流用したふいんき
posted at 20:20:34
西日本民の田舎のイメージは山間部の小さな町か山が迫った漁港だと思っている。平らな田舎ってどうにもイメージできないんよね
posted at 20:29:09
@kunukunu 少なくとも古代ギリシャの文献に既にありますからねえ‥‥
posted at 23:24:40
そういやRISC-VのデバッガI/FをSWDで実装した人いるんかな?
posted at 23:27:56
@xeye_ MAX10のせようぜ
posted at 23:56:04
@xeye_ 10M02DCVにダイナミックPLLのI/Fつけるだけでいいとおもうよ
posted at 23:59:54
いろんな回路図を目の当たりにしてきたので「ああそういう流派なのね」ぐらいにしか思わんくなった
posted at 04:12:31
@tks わーい、ありがとうございますー
posted at 19:11:33
@catsin 灯りがなくて足元が見えないのマジでやばいと思いました
posted at 19:12:37
@J_rocket_boy FTDI純正
posted at 19:14:09
すたば https://pic.twitter.com/jXGWeiqXFg
posted at 19:18:02
@ciniml MicrosoftのFPGAサーバーはXilinxじゃなかったっけ?
posted at 19:43:27
どっちかというとインテルのCore iロジックエミュレータ用のFPGAクラスタがまだXilinx使ってるのかStratixに置き換わったのかが気になる
posted at 19:46:53
今年はもうだめだ
posted at 20:20:23
もうiCE40向けのHDLを書く気力がゼロになってしまっている。誰かおーぷんそーすでタダでやってくれないか
posted at 21:52:50
@ciniml 2015年頃の研究段階ではStratixでリング接続のサーバー作ったという記事を見た覚えがありますが、実際のサービスインではXilinx使ったとか見たような‥‥
posted at 22:30:48
@ciniml CatapultプロジェクトがArria10、BrainwaveプロジェクトがStratix10を使ってたみたいですね。AzureサーバーがArria10を使ってるのは確実ですがIntel PACじゃなくてオリジナルっぽい‥‥?
posted at 22:48:45
ああ、Bingの検索サーバーにXilinx使ったとかだっけ、なんかおぼろげに思い出してきた
posted at 22:53:49
@ciniml ざっと調べたところ、Catapultプロジェクトで自社設計したArria10ボードのようです
posted at 22:58:24
あれ、そう考えるとArria10の出荷数けっこうな数になってる? Cyclone10GXに転用って話もでてくるか‥‥
posted at 23:00:47
@ciniml あと、ArureMLサーバーのArria10とSmartNICのArria10の2つがあるようなので、どっちなのかでもだいぶ差がありそう
posted at 23:02:45
@ciniml ボード写真でてるのもありますね https://www.ebay.com/itm/HP-861309-001-X930613-001-2-Port-FPGA-PCI-E-HBA/224025860144?_trkparms=aid%3D1110006%26algo%3DHOMESPLICE.SIM%26ao%3D1%26asc%3D20200818143230%26meid%3D5b3bf77886744a69970fb0062af0d85b%26pid%3D101224%26rk%3D3%26rkt%3D5%26mehot%3Dnone%26sd%3D313466010978%26itm%3D224025860144%26pmt%3D0%26noa%3D1%26pg%3D2047675%26algv%3DDefaultOrganic%26brand%3DHP&_trksid=p2047675.c101224.m-1…
posted at 23:09:05
@shinichi_8o2 なにがイイって環境のリセットがめっちゃめっちゃ楽なのでカジュアルにシステムぶっ飛ばせるのがいいです
posted at 23:56:53
@kunukunu 残りはホットボンドとダクトテープ
posted at 04:55:50
貴族会したい
posted at 17:52:41
@oks486 どうですか
posted at 17:55:42
@oks486 貴族会→お茶会の流れかな
posted at 17:59:43
@oks486 それな
posted at 18:25:45
正確には線路の束(操車場)が邪魔
posted at 18:26:47
貴族充
posted at 19:38:38
@ocxtal おねおねω
posted at 19:54:20
5G 2.0
posted at 21:30:12